ChipWise Engine
AI驱动RISC-V芯片设计数字员工 — HICOOL复赛演示
MTClaw效能看板
员工比对
检测中...
1
EDA工具链状态
检测中...
2
识别设计规格（自然语言 → RTL参数）
Design a RV32I 5-stage pipeline RISC-V processor with 32x32-bit general purpose registers, Harvard architecture, data forwarding and hazard detection. Support instructions: LUI, AUIPC, JAL, JALR, BEQ, BNE, BLT, BGE, ADDI, ADD, SUB, AND, OR, XOR, SLL, SRL, SRA, SLTI, SLT, LB, LH, LW, SB, SH, SW
识别规格
3
创建RTL代码（参数 → Verilog）
生成RTL
--
4
EDA验证（编译 + Lint + 综合）
一键验证
Icarus Verilog 编译
—
等待验证
Verible Lint
—
等待验证
Yosys 综合
—
等待验证
综合报告
5
规则引擎校验（5大类47条规则，12条对标IEEE 1364-2005）
规则校验
规则执行详情
6
关系引擎分析（模块依赖图 + 信号传播链 + 变更影响面）
关系分析
模块依赖图（D3.js力导向图）
7
仿真验证（25条RV32I指令覆盖率）
仿真验证
8
执行时间线