BossAgents> 本文为 BossAgents 技术分享文章，基于 HICOOL 2026 RISC-V+AI 协同创新挑战赛复赛方案。
芯片设计，为什么需要 AI
芯片设计是软件工程里最"重"的领域之一：RTL 编码、仿真验证、综合、时序收敛、物理实现……每一个环节都有极高的专业门槛和漫长的迭代周期。
过去几年，行业对"AI 辅助芯片设计"的尝试大多停留在单点工具层面：用 LLM 写一段 Verilog，或者用 ML 做布局布线优化。但真正的痛点在于全链路——从需求到 RTL、从 RTL 到验证、从验证到综合，中间的反复迭代才是最耗时的。
ChipWise Engine 的切入点：把 LLM 与开源 EDA 工具链串成一条自动闭环。
闭环怎么转：六大能力
自然语言需求 │ ▼ [Create] LLM Generate RTL ──► iverilog 编译验证 │ │ 报错？ ▼ ▼ [Identify] 结构/信号分析 ◄── [Repair] LLM 分析报错并重写 │ │ ▼ ▼ [Optimize] yosys 综合分析 ◄── [Compare] 修改前后语义 diff │ ▼ [Generate] 测试向量 / 设计文档 六大能力（Identify、Create、Repair、Compare、Optimize、Generate）覆盖了芯片前端设计的完整工作流，并且每一步都接真实工具链，而不是 LLM 自说自话。
工具链：全开源，可复现
| 工具 | 版本 | 在闭环中的角色 |
|---|---|---|
| Icarus Verilog | 11.0 | RTL 编译与仿真验证 |
| Yosys | 0.51 | 逻辑综合（面积/时序报告） |
| Verible | 2024-06-10 | 代码规范 lint |
| RISC-V GCC | 16.1.0 | 测试程序交叉编译 |
POC：一个真实的 RV32I 五级流水线
为了验证闭环的完整性与正确性，团队完成了 RV32I 五级流水线 RISC-V 处理器核心：
- iverilog 编译：0 错误
- verible lint：0 错误
- yosys 综合：4069 cells、992 FF、耗时 0.53s
性能实测：每一级都很快
| 能力 | 平均响应 | 包含的操作 |
|---|---|---|
| Identify | 500ms | 路由 + LLM 分析 |
| Create | 2-5s | LLM Generate + iverilog 编译 |
| Repair | 3-10s | 编译 + LLM Repair（1-5 轮） |
| Compare | 600ms | 文本 diff + 语义分析 |
| Optimize | 5-15s | yosys 综合 + 优化建议 |
| Generate | 1-3s | 文档/测试向量 |
数字员工范式：7×24 的芯片设计"同事"
ChipWise Engine 构建在 BossAgents 数字员工平台上，由 51 个数字员工体系与统一调度引擎承载。这意味着芯片设计任务不是"人点一下跑一次"，而是像员工一样被持续调度：
- 提交新需求 → 自动创建 RTL → 自动编译 → 报错自动修复 → 自动综合报告；
- 全程留痕、可审计、可回放。
展望：从 POC 到 SoC
复赛之后的规划已经明确：
- 指令集扩展：RV32I 子集（5 条指令）→ 完整 RV32I（18 条）；
- 验证增强：自动测试向量生成、覆盖率分析（语句+分支）、SymbiYosys 形式化验证；
- SoC 集成：RV32I Core + UART + SPI + GPIO，yosys 综合后生成 FPGA 比特流；
- 多模型协作：多 LLM 协同完成复杂芯片设计任务。
结语
AI 不会取代芯片工程师，但会用 AI 的芯片工程师一定会取代不用的。ChipWise Engine 的意义在于证明了：用全开源工具链 + LLM 闭环，一个几十人的创业团队也能跑通从自然语言到可综合 RTL 的完整链路。这条路，对 RISC-V 生态的繁荣尤其重要——它让芯片设计的门槛第一次显著降低。
---
技术数据来源：BossAgents ChipWise Engine 参赛方案（HICOOL 2026 RISC-V+AI 协同创新挑战赛复赛） 赛事官网：http://rdi.hicool.com/
